Zukunft und Design moderner digitaler Schaltkreise |
|
Ein Report zum DIGITAL DESIGN SEMINAR von TI, veranstaltet durch die Firma ASCOM am 24.9.1992 |
|
| HTML-Bearbeitung | Horst Lehner |
| Autor des Berichts | Thomas Schaerer (E-Mail-Adresse: Siehe Indexseite unten)
Institut für Signal- u. Informationsverarbeitung ETH-Zürich |
| Autoren des Seminars | Eilhard Haseloff
Texas Instruments Europe, Applikations-Manager für digitale Logik |
| George Becke
Texas Instruments Europe, Produktmarketing-Ing. für digitale Logik |
|
Einleitung
Dieser Report kann und soll das Seminar nicht ersetzen. Er setzt zur
Hauptsache Schwerpunkte, fasst die verschiedenen Logikfamilien kurz
zusammen, stellt ihre Vor- und Nachteile gegenüber und vermittelt dem
Leser wichtige Aspekte für den Schaltungsentwurf. Er stellt auch ein
paar Neuigkeiten vor und repetiert Wichtiges. Es hat zusätzliche
Hinweise von mir, die gewissen Regeln etwas Ausdruck verleihen, die
ebenfalls immer wieder vergessen oder missachtet werden.
Beim Lesen der beiden Wörter Zukunft und modern> im Titel,
muss man unbedingt berücksichtigen, dass dieses Seminar im Jahre 1992
stattfand. In der Zwischenzeit (heute: 2011) hat sich im Bereich
moderner integrierter digitaler CMOS-Schaltungen viel getan und trotzdem
werden auch heute noch integrierte CMOS-Schaltungen der Familien
MC14xxxx entsprechend CD4xxxx, HC(T)MOS und AC(T)MOS eingesetzt.
Sehr selten werden sogar noch vereinzelte bipolare LSTTL-ICs eingesetzt.
Das sind meist solche für die nie HC(T)MOS- oder/und
AC(T)MOS-äquivalente ICs realisiert wurden. Sämtliche Angaben zu diesen
ICs in diesem Report bleiben unverändert aktuell!
Was war das Ziel des Seminares?
Ziel war es, Schaltungsentwicklern, Testingenieuren und andern interessierten Gruppen- die beim Einsatz neuerer Schaltkreise zu beachtenden Eigenschaften näherzubringen,
- Phänomene auf Systemebene (wie Metastabilität, Übersprechen, Reflexionsvorgänge, ...) und deren Behandlung zu erläutern,
- Aspekte und Methoden des Bus- bzw. Leitungsentwurf vorzustellen und
- spezielle Systemanforderungen (Speicher-, Taktverteilungssysteme) zu behandeln.
Themen des Seminares
Digitale Logikfamilien
Logik Standortbestimmung (Bipolar)
Logik Standortbestimmung (CMOS)
Logik Standortbestimmung (Entwicklung)
ACL (Advanced CMOS Logic)
BiCMOS (Bipolar-CMOS)
Schutzschaltungen
Moderner ESD-Schutz (ESD = Electrostatic Discharge)
Latch-Up bei CMOS-Schaltungen
Metastabile Zustände
Systemverhalten
Stromspitzen in CMOS-Logik
Stromspitzen in bipolarer Logik
Massnahme gegen Stromspitzen
Störabstand der unterschiedlichen Logikfamilien
Einfluß von zu langsamen Flanken auf ein Gatter
Einfluß von zu langsamen Flanken auf ein Flipflop
Langsame Flanken in synchronen Systemen
Einfluß von offenen Eingängen bei bipolaren Eingangsstufen
Störungen durch steile Flanken bei Mischung von Logikfamilien
Signalübertragung in der Praxis
LVT (Low-Voltage-Technology)
Digitale Logikfamilien
Vor etwas mehr als 20 Jahren war die Welt für den Entwickler von digitalen Schaltungen noch einfach. Es gab eine Familie digitaler integrierter Bausteine, die Transistor-Transistor-Logik (TTL). Diese Logikfamilie verdrängte sehr rasch ältere Familien wie die Widerstands-Transistor-Logik (RTL) oder Dioden-Transistor-Logik (DTL). Heute ist diese Welt komplizierter geworden. Zwei große Hauptgruppen von digitalen Logikfamilien haben sich schon seit vielen Jahren fest etabliert:
Hauptsächlich für Bustreiberanwendungen haben sich gemischte Schaltungen etabliert. Die Ursache dieser Entwicklung wird später noch erläutert.- BiCMOS (Kombination aus CMOS und Bipolar)
Logik Standortbestimmung (Bipolar)
Der Markt für bipolare Logik wird langsamer wachsen als der C-MOS-Markt.
Aber viele N-MOS/TTL-Designs werden bis über das Jahr 2000 bestehen.
Systeme mit sehr hohen Geschwindigkeitsanforderungen werden auch in Zukunft mit bipolaren Schaltkreisen aufgebaut (Verzögerungszeit, Treiberfähigkeit).
Transistor-Transistor-Logik (TTL)
| Familie | Bezeichnung | Leistungsverbrauch | Geschwindigkeit |
| L-TTL | Low-Power | gering | langsam |
| TTL | Standard | mittel | mäßig |
| S-TTL | Schottky | sehr hoch | schnell |
Dieser Markt wird abnehmen mit dem Produktionsauslauf heutiger Systeme in 5 bis 10 Jahren. Diese TTL-Familie (Standard) wurde und wird durch die nachfolgend beschriebenen bipolaren TTL-Familien LS und F (beide inzwischen ebenfalls veraltet) sowie durch ALS
und AS ersetzt.
LS-TTL (Low-Power-Schottky-TTL)
Meistakzeptierte, wenn auch inzwischen veraltete Logikfamilie. Breite Herstellerbasis. Unproblematische Anwendung. Noch großer Bedarf in den nächsten 10 Jahren, vor allem für Serieproduktionen bestehender Hardware. Extrem preisgünstig.
Für neue Entwicklungen jedoch nicht mehr empfohlen!
ALS-TTL (Advanced-Lowpower-Schottky-TTL)
Direkter Ersatz für LS-TTL (Lowpower-Schottky). Anwendungsregeln wie für LS-TTL. Erhöhte Geschwindigkeit (x2) bei erheblicher Leistungsreduktion (x0.5). Wachsende Herstellerbasis. Breites Produktionsspektrum einschließlich LSI/VLSI-Funktionen.
Viele neue Produkte in Entwicklung, speziell auch in Verbindung mit BiCMOS. Davon jedoch später.
AS (Advanced Schottky-TTL)
Schnellste TTL-Familie! Vorzugsweise LSI/VLSI-Funktionen. Weitgehender Ersatz für S-TTL-Familie, jedoch ihr gegenüber stark verminderter Leistungsverbrauch. Diese Familie erfordert wegen der hohen Flankensteilheit und gegenüber ACMOS nicht
so hohen Störabstand, besonders sorgfältiges Schaltungsdesign. Spezielle LSI/VLSI-Schaltkreise sind sehr erfolgreich.
F (Fast-TTL)
Sehr verbreitete Hochgeschwindigkeitslogik. Sie wurde dort eingesetzt, wo der Leistungsverbrauch der S-TTL (Standart) zu hoch und die Geschwindigkeit der LS-TTL zu langsam ist. Für Neuentwicklungen nicht mehr verwenden! Stattdessen sollte die AS-Familie
(Advanced Schottky) benutzt werden.
BiCMOS
Kombinierter Bipolar/CMOS-Prozeß. Diese Familie wird hauptsächlich für Busfunktionen eingesetzt, wo hohe Geschwindigkeit und hohe Treiberfähigkeit (48mA/64mA) gefordert ist. Mehr Details am Schluß der
Logik-Standortbestimmung (CMOS).
Logik Standortbestimmung (CMOS)
C-MOS (Allgemein)
Die Mehrzahl der CPU's, "Controller" und Speicher werden in CMOS entwickelt. Daher hat CMOS- eine höhere Wachstumsrate als bipolare Logik.
HCMOS (Highspeed-CMOS)
Etablierteste C-MOS-Logik mit 5VDC Speisung. Es gibt heute mehr als 200 Funktionen! Sie kostet etwa gleich viel wie die bipolare LS-TTL-Logik, ist etwa gleich schnell (Gatterverzögerungszeit = 9ns), benötigt statisch jedoch doch keine Leistung und hat einen höheren Störabstand. All diese Eigenschaften haben auf die LS-TTL-Familie eine große Verdrängungswirkung. Für Neuentwicklungen sollte an Stelle der LS-TTL-Logik die HCMOS-Logik bevorzugt werden. Dies erfordert kleinere Netzteile. Das gilt jedoch nicht, wenn der Aufbau das Teststadium nicht verläßt. Es ist dabei noch zu beachten: HCMOS-Logik ist im Gegensatz zu LS-TTL-Logik nicht treiberfähig (Bus oder ähnliches)!
Die HCTMOS-Familie ist eine Untergruppe der HCMOS-Familie. Sie wird nur als
Interface zwischen LS-TTL-Logikausgängen und HCMOS-Logikeingängen ein-
gesetzt. Davon noch später.
ACL (Advanced-CMOS-Logik)
Schnellste CMOS-Logikfamilie mit einer Gatterverzögerungszeit von 3ns. Diese hohe Geschwindikeit kombiniert mit einer ausgezeichneter Treiberfähigkeit von 24mA erfordern ein neues Pinout, das sogenannte Centerpinning. Aufbau problematisch. Erfordert
vermehrt HF-mäßige Betrachtung beim Entwurf des Leiterplattenlayouts. Über 100 Funktionen sind geplant. Zunächst wird es neben dem Hersteller TEXAS-INSTRUMENTS die Secondsource SIGNETICS geben. Diese Logikfamilie ist dort empfohlen,
wo die Geschwindigkeit und/oder die Treiberfähigkeit unzureichend ist. Die Preise sind jedoch höher als die der HCMOS-Logikfamilie. Nebenbei sei noch erwähnt, daß in Zukunft ICs mit höchsten Integrationsdichten, wie DRAM, in ACL-Logik
hergestellt werden.
BiCMOS
Kombinierter Bipolar/CMOS-Prozeß. Diese Familie wird hauptsächlich für Busfunktionen eingesetzt, wo hohe Geschwindigkeit und hohe Treiberfähigkeit (48mA/64mA) gefordert ist. Die Treiberfähigkeit und Geschwindigkeit entspricht etwa
der bipolaren F-Logik, jedoch erheblich geringerer Leistungsaufnahme durch interne CMOS-Schaltung. Geringere Störprobleme (Simultneous Switching) als bei allen anderen CMOS-Familien. Deshalb ist bei (heiklen) Busanwendung dieser Logikfamilie gegenüber
ACL den Vorrang zu geben.
Logik Standortbestimmung (Entwicklung)
Bedarf an Logikschaltkreisen in Europa
| 1980 | 1985 | 1990 | 1995 | ||
|---|---|---|---|---|---|
| Standardlogik | CMOS | 180 Mio | 320 Mio | 420 Mio | 530 Mio |
| Bipolar | 390 Mio | 500 Mio | 490 Mio | 420 Mio | |
| ASIC | CMOS | - | 75 Mio | 490 Mio | 1000 Mio |
| Bipolar | - | 25 Mio | 110 Mio | 260 Mio | |
Aufgrund der Entwicklung von GALs und PLDs mit höheren Packungsdichten wird der prozentuale Anteil der Gatter- und Flipflop-, als auch der MSI-Funktionen weiter abnehmen. Die Bus-Funktionsschaltkreise werden innerhalb einzelner Logikfamilien stark zunehmen.
Betrug dieser Anteil im Jahre 1985 31%, wird für 1995 ein Anteil von 52% vorausgesagt, während die Gatter-, Flipflop- und MSI-Funktionen im gleichen Zeitraum von 20% auf 15% abnehmen werden.
ACL (Advanced CMOS Logic)
Entwicklung der CMOS-Logik
| 1975 | 1985 | 1990 |
|---|---|---|
| Metal-Gate-CMOS (3V..15V) | HCMOS (5V) | ACL (5V) |
| Niedrige Geschwindigkeit | LS-TTL-Geschwindigkeit (typ. 9ns) | Hochgeschwindigkeit (typ. 3ns) |
| Hohe Störsicherheit bei hoher Betriebsspannung | Ausgangsstrom -4/+6 mA | Ausgangsstrom -/+24 mA (Treiberfähig für Busse und Übertragungsleitungen) |
| Widerstandsfähig gegen Latchup | Verbesserte Widerstandsfähigkeit gegen Latchup |
Einsatz von HCT-Logik
Wie bereits weiter oben erwähnt, wird diese Untergruppe der HCMOS-Familie als Schnittstellenbausteine dazu verwendet, LS-TTL-Logik mit HCMOS-Logik zu verbinden:
CMOS-Schaltkreise haben normalerweise eine Eingangsschaltschwelle, die der halben Betriebsspannung entspricht. Da die bipolaren Ausgangsstufen der TTL-Schaltkreise (auch LS und ALS) keine symmetrischen Ausgangsspannungen erzeugen, wäre die Eingangsschwelle von der halben Betriebsspannung der HCMOS zu hoch. HCTMOS haben jedoch die selben High-/Low-Eingangspegel wie ihre bipolaren TTL-Konkurrenten. Deshalb eignen sich HCTMOS als Schnittstellenbausteine, welche TTL- und HCMOS-Systeme verbinden. Umgekehrt, wenn HCMOS-Ausgänge TTL-Eingänge steuern sind keine HCT-Bausteine notwendig. In diesem Fall sollten man wegen der begrenzten Treiberfähigkeit der HC-Bausteine keine LS-TTL, sondern nur ALS-TTL verwenden!
Es gibt Schaltungsentwickler, die für den ganzen HCMOS-Design HCT-Bausteine einzusetzen. Dabei ist aber zu beachten, daß die Gatterlaufzeit der HCT-Bausteine um etwa 2ns (+22%) größer ist. Das kommt daher, daß der N-Kanal- gegenüber
dem P-Kanal-MOS-Eingangstransistor eine wesentlich größere Kanallänge aufweisen muß, um TTL-Pegel nachzubilden. Daraus resultiert eine höhere Eingangskapazität, die als Bremse wirkt. HCTs haben zusätzlich den Nachteil,
daß ihr Störabstand geringer ist als derjenige der HCs.
ACL-Eingangstufe mit Hysterese
Bei den bisherigen Logikfamilien gab es einzelne Bausteine mit Hystereseeingängen. Sinn dieser Bausteine ist es, zu geringe Flankensteilheiten ohne Auftreten von unerwünschten Oszillationsbursts zu verarbeiten. Bei der neuen ACL-Logikfamilie haben
bei allen Bausteinen die Eingangsstufen hystereseeigenschaft, mit einem Betrag von etwa 130mV. Zu geringe Flankensteilheiten sind daher generell kein Problem mehr.
Dynamische Verlustleistung
Der bedeutenste Vorteil der CMOS-Logik besteht in ihrer geringen Leistungsaufnahme bei niedrign und mittleren (< 5 MHz) Taktfrequenzen. Da in einem digitalen System nur ein geringer Teil der Bauelemente mit hoher Taktfrequenz gefahren wird, ist der Leistungsverbrauch von CMOS-Systemen meist geringer als der von TTL-Systemen. Im Gegensatz zur TTL-Logik benötigt die CMOS-Logik im taktfreien Zustand keine Energie. Je die Taktfrequenz ist, um so höher ist auch der Leistungsverbrauch von CMOS-Logik der TTL-Logik. Hierzu einige Beispiele:
| Taktfrequenz | 74ALS00 | 74HC00 |
|---|---|---|
| 0.1 MHz | 1.5 mW | 0.05 mW |
| 1.0 MHz | 1.7 mW | 0.5 mW |
| 2.0 MHz | 2.0 mW | 1.0 mW |
| 5.0 MHz | 2.5 mW | 2.5 mW |
| 10 MHz | 3.0 mW | 4.8 mW (!) |
Wie man leicht sieht, ist der Leistungsverbrauch von HCMOS-Logik oberhalb 5 MHz größer als bei ALS-TTL-Logik.
Ausgangscharakteristik
Die HCMOS-Logikfamilie eignet sich nicht, um Bussysteme zu treiben. Das hat damit zu tun, daß die Drain-Source-ON-Widerstände der Ausgangsstufen zu hoch sind. Die modernere ACMOS-Logikfamilie (Advanced CMOS) haben da wesentlich bessere Treibereigenschaften. Dazu einige Zahlen zum Vergleich:
| HCMOS | ACMOS | ||||
|---|---|---|---|---|---|
| Ausgangsspg. min. | 4.2 VDC | |
20 mA | 100 mA | Source-Strom min. |
| Ausgangsspg. max. | 0.4 VDC | |
-10 mA | -120 mA | Sink-Strom min. |
Besonderheiten bei Advanced-CMOS-Bustreiber-Bausteinen
Sauberes Design, oberstes Gebot
Digitale Systeme werden nicht nur von externen Störquellen beeinträchtigt. Selbstgenerierte Störungen sind oft die hartnäckigeren Probleme, die das Leben des Schaltungsentwicklers schwer machen. Bei Verwendung von schnellen Logikbausteinen ist daher besondere Sorgfalt im Leiterplattendesign oberstes Gebot. Da der Idealfall meist nicht realisiert werden kann, nämlich für Masse und für Speisespannung je eine Leiterbahnebene zu opfern (min. 4-Layerprint), muß mindestens auf möglichst dicke und wenn's geht, vernetzte Speisespannungs- und Massezuführungen geachtet werden. Dazu kommt, daß möglichst bei jedem IC ganz nah bei den Speiseanschlüssen mit einem niederinduktiven Chipkondensator von etwa 100nF abgeblockt werden muß.
Nebenbei möchte an dieser Stelle noch beifügen, daß großflächige Masse- und Speisespannungs-Flächen Störsignale, welche von extern über die Speiseleitung in das System gelangen wollen, an den Eingängen zu den großen Flächen kräftig zurückreflektiert werden. Dies, weil die großen Flächen gegenüber der Zuleitungskabel mit Sicherheit eine stark nichtangepaßte Abschlußimpedanz bieten. Interessant, in diesem Fall ist also eine Nichtanpassung der Impedanzen sehr erwünscht.
Die eben beschriebenen Regeln gelten besonders für die modernen, in diesem Kapitel behandelten Hochgeschwindigkeits-CMOS-Logik. Bei Verwendung von HCMOS-Logik sind Kompromisse durchaus gestattet.
Noch etwas zur Geschwindigkeit: Oft erklären mir Studenten und Berufsleute, daß für sie solch strenge Vorschriften nicht gelten, denn ihre Logik arbeite nur ganz langsam, vielleicht nicht mal mit 100 kHz. Diese Überlegung ist falsch. Es kommt überhaupt nicht darauf an, wie schnell ein Logiksystem getaktet wird. Es kommt nur darauf an, wie hoch die Flankensteilheit ist, welche die verwendeten Logikbausteine an ihren Ausgängen erzeugen. Und die ist frequenzunabhängig, jedoch familienbedingt.
Sauberes Design, auch innerhalb schneller CMOS-Logik
Nicht nur auf der Ebene der Leiterplatten ist bei ACL-Bausteinen sauberes Design geboten. Auch die Hersteller dieser Logikfamilie haben eine spezielle Bustreibergruppe auf den Markt gebracht. Die ICs dieser Gruppen werden nicht mehr wie gewohnt an den Eckanschlüssen (Corner-Pinning) sondern an den Mittenanschlüssen der beiden Dual-In-Line-Reihen (Center-Pinning) gespeist. Dies verringert zusätzlich die Zuleitungsinduktivität zum aktiven Teil des Chips. Dadurch ist der Blockkondensator wirksamer. Hinzu kommt, daß selbsterzeugte Störungen, z.B. durch sogenanntes "Simultaneous Switching", merklich reduziert sind. Beispiel für Cornerpinning-Bustreiber ist der 74AC245 und Beispiel für Centerpinning ist der 74AC11240. Die letzten drei Zahlen definieren die Funktion des Logikbausteines, die Zahl 11 steht für das Centerpinning.
Ohne Umwege zum Ziel -- Die Durchflußarchitektur (Low-Through-Architektur)
Die eben genannten Centerpinning-Bausteine haben noch einen weiteren Vorteil, der jedem Leiterplattenlayouter das Herz höher schlagen läßt. Nicht nur bei Bustreibern, auch bei den "kleineren" Logikbausteinen wie z.B. beim 74AC11074, sind alle Eingänge auf der einen und alle Ausgänge auf der anderen Seite. Dies reduziert Signalleitungslängen, was die Betriebssicherheit zusätzlich erhöht.
ACL und ABT WIDEBUS-Schaltkreise
Von ACL (Advanced-CMOS) wissen wir, daß sie sich unter den CMOS-Familien besonders gut als Bustreiber eignen. In der Zwischenzeit gibt es aber neue Busfunktionen in einem IC. Sie ermöglichen die Übertragung bis zu 20 Bit parallel mit einem
IC und einer fantastisch kurzen Verzögerungszeit von nur 2.3ns typisch. Diese speziellen ACMOS-Bausteine haben den Namen WIDEBUS. Diese Bausteine liefern gegenüber ACL (-24/+24mA) auch eine wesentlich höhere Treiberfähigkeit (-32/+64mA).
Zur zusätzlichen Unterdrückung der Speisespannungs- und Massezuleitungsinduktivität haben diese WIDEBUS-ICs bis zu 8 Masse- und bis zu 4 Speisespannungs-Anschlüsse. WIDEBUS-Bausteine eignen sich vor allem in Systemen wie VME- und dem
MULTIBUS.
BiCMOS (Bipolar-CMOS)
Diese Logikfamilie vereint die Vorzüge der bipolaren und CMOS-Schaltkreise in einem System. Der CMOS-Schaltkreis glänzt mit niedriger Leistungsaufnahme, hohem Eingangswiderstand und hoher Packungsdichte. Der bipolare Schaltkreis glänzt mit hoher Geschwindigkeit, hoher Treiberfähigkeit und besserer ESD-Unempfindlichkeit. Die Kombination besteht darin, die Eingangsstufen in CMOS und die Ausgangsstufen in bipolarer Technik auszuführen.
Bei gleichem Chipflächenbedarf hat der BiCMOS-Baustein die 20 mal bessere Treiberfähigkeit als sein schwächlicher HCMOS-Konkurrent.
Beim Low-Pegel am Ausgang haben die BiMOS und die bipolare Schaltung die gleiche Leistungsaufnahme. Bei Highpegel am Ausgang ist die Stromaufnahme der BiCMOS-Schaltung praktisch Null, jedoch die der bipolaren ebenfalls sehr gering.
Nur Leistung, wenn etwas geleistet wird
Die Eingangsstufe jedes BiCMOS-Bausteines enthält eine Hysterese von etwa 130mV. Dazu kommt aber noch folgender Trick bei den Eingangsstufen: Bustreiberschaltungen haben einen Eingang um die Ausgänge in den Tristatezustand zu steuern. In diesem
Zustand wird der Baustein gar nicht benötigt. Somit gibt es keinen Sinn, wenn er im Schlafmodus auch noch Leistung verbraucht. Dies wird dadurch vermieden, daß den Drain- und Kollektorwiderständen MOS-Transistoren in Serie geschaltet sind,
deren
Gates mit dem G-Steuereingang für den Tristate verbunden sind. Im Tristatezustand sind diese MOS-Transistoren offen. Dadurch können durch die erwähnten Widerstände keine Ströme fließen.
Klare Verhältnisse
Wenn ein digitales System ein- oder ausgeschaltet wird, dann hat die Betriebsspannung eine gewisse Anstiegs-, bzw. Abfallzeit. Unterhalb der Betriebsspannung, vor allem wenn die Betriebsspannung 3.5VDC noch nicht erreicht hat, sind die einzelnen logischen Zustände noch nicht definierbar. Bisher half man sich mit sogenannten Spannungs-Überwachungs-Schaltungen aus. Neu ist an den BiCMOS-Bausteinen, daß sie interne Spannungs-Überwachungs-Schaltungen haben. Unterhalb von 3.5VDC werden die Ausgänge in den Tristate-Zustand gesteuert. Dadurch ist im Falle einer Unterspannung vorgesorgt, daß es in einem Bussystem zu keiner Kollision kommen kann.
Externe Spannungs-Überwachungs-Schaltungen (z.B. TL7705) werden selbstverständlich immer noch benötigt, um einem System definierte Startbedingungen (Reset, Load etc.) zu schaffen.
Impedanzanpassung eingebaut
Es gibt bereits BiCMOS-Treiber für MOS-Speicher (DRAM) welche am Ausgang einen Serienwiderstand von 33 Ohm integriert haben. Diese Bausteine vermögen Leitungen mit einer Leitungsimpedanz zwischen 30 und 100 Ohm zu treiben. Produziert werden gegenwärtig
neun, vier weitere sind geplant. Die Überschwinger auf der Empfängerseite sind meist so gering, daß dort keine Anpassungswiderstände mehr nötig sind.
Bustreiber mit integrierten Teststrukturen
Es gibt vier Bustreiber mit integrierten Busstrukturen. Diese ermöglichen einfache Baugruppentests über nur vier Leitungen. Diese Bustreiber mit der dazubenötigten Hard- und Software sind aber so speziell, daß am Seminar dieses Gebiet nur kurz gestreift werden konnte. Es gibt zu diesem Thema spezielle Workshops.
Schutzschaltungen
Moderner ESD-Schutz (ESD = Electrostatic Discharge)
In den Anfängen der MOS-Transistoren und später bei den ersten integrierten Bausteinen in CMOS-Technologien, war es beim Hantieren mit diesen Bauteilen oberstes Gebot sich zu erden und den Arbeitsplatz antistatisch zu sichern. Auch wenn heute noch Vorsicht geboten ist, ganz so schlimm ist es nicht mehr, weil die Eingänge mit hochwirksamen ESDSchutzschaltungen geschützt sind.
Es gibt zwei Arten von ESD-Zerstörung. Die nieder- und die hochenergetische, mit etwa 200nWs, bzw 0.025mWs. Der erste Fall entspricht z.B. einem Menschen der sich durch Reibung von hochisolierenden Kleidungsstücken auf 2000 Volt auflädt und sich anschließend über einen CMOS-Eingang entlädt. Dadurch erfolgt eine Zerstörung durch Gate-Durchbruch. Dies entspricht etwa einem Kondensator mit 100 pF und einem Serienwiderstand von 1500 Ohm. Man nennt dies auch das "Human Body Modell".
Die zweite Art ist das sogenannte "Machine Model". Ein Kondensator von 200 pF wird auf 500 Volt geladen. Die Entladung über den Gate-Eingang erfolgt ohne Vorwiderstand. Ist nun ein Gate-Eingang gegen ESD geschützt besteht bei höheren Energien
wie in diesem Fall die Gefahr einer partiellen Überhitzung und eines Schmelzen des Siliziums. Diese Gefahr ist besonders groß, wenn als ESD-Schutz einfach eine Schottky-Klammerdiode eingesetzt ist. Dies ist eine Art schnelle Zenerdiode und stabilisiert
die ESD-Spannung auf einen unschädlichen Wert. Im Falle einer hochenergetischen Entladung besteht jedoch die Gefahr, daß wegen der kurzzeitig hohen Verlustleistung über der Klammerdiode, diese zerstört wird. Moderne CMOS-Schaltungen
benutzen vor den Eingängen der Gates jedoch schnelle Thyristoren mit definierten Zündspannungen. Nach dem ESD-Ereignis entfällt der Haltestrom, der Thyristor öffnet und das Gate arbeitet wieder normal.
Latch-Up bei CMOS-Schaltungen
Jede CMOS-Struktur besitzt einen parasitären Thyristor. Davon "merkt" die Schaltung gewöhnlich nichts, jedenfalls solange die Eingangsspannungen den Wert der Betriebsspannung nicht über- und den Massepegel nicht unterschreiten. In diesen beiden Fällen kann jedoch dieser Parasit zünden und tut als Thyristor eben seine Pflicht. Das heißt, es herrscht zwischen der Betriebsspannung und Masse Kurzschluß. Der stärkere gewinnt. Dies ist meist das Netzteil. Das IC, auf dem man Mikrospiegeleier braten kann, verabschiedet sich in die ewigen Elektronenjagdgründe.
Diese Latch-Up-Thyristoren sind CMOS-Prozeßnebeneffekte und können durch nichts verhindert werden. Aber was der CMOS-IC-Hersteller fertig brachte, ist eine beträchtliche Reduktion der inneren Stromverstärkungsfaktoren. Dies bedeutet eine Desensibilisierung des Latch-Up-Thyristors. Es gibt heute CMOS-Schaltungen, in denen man mindestens einige hundert Milliampere in den Latch-Up-Thyristor einspeisen muß, damit er zündet und seine traurige Pflicht erfüllt.
Metastabile Zustände
Mikroprozessoren, Computer etc. sind synchrone Systeme. Datenquellen, wie Peripheriegeräte, Speicher, Floppy-Controller etc. arbeiten meistens asynchron zum Computer. Daher müssen die Signale der Datenquellen im Computersystem synchronisiert werden. Aaaaaaaber, in Synchronisationsschaltungen werden die Zeitbedingungen der Setupzeit und der Holdzeit der Flipflops nicht (immer) eingehalten. In einem solchen Fall hat nach erfolgtem Takt der Flipflop-Ausgang für kurze Zeit einen Spannungswert der Zwischen Low und High liegt. Ausgelöst durch das Transistorrauschen im Master-Bereich kippt das Flipflop je nach Laune in den Low- oder Highpegel. Das kann schlimme Folgen haben und zwar alle 33 Sekunden, wenn z.B. die Datenfrequenz 1kHz, die Systemtaktfrequenz 1MHz und das für metastabile Zustände kritische Zeitfenster einen Wert von 30ps hat.
Ähnlich wie bei den lästigen parasitären Latch-Up-Thyristoren, verhindern kann man auch dies nicht, jedoch massiv in der Wirksamkeit abschwächen, in dem die Synchronisationsschaltung verzögert abgefragt wird. Verzögerungszeit, Systemtaktfrequenz, Datenfrequenz und die Geschwindigkeit der verwendeten Logikbausteine entscheiden über die mittlere Zeit zwischen zwei Fehlerereignisse (MTBF).
Ein Berechnungsbeispiel demonstriert die Synchronisation eines TMS320C20 mit einem asynchronen externen Ready-Signal. Als Synchronisationsschnittstelle dient ein einfaches D-Flipflop. Die Ready-Frequenz beträgt 4MHz und die mittlere Verzögerungszeit der Synchronisationsschaltung ist 80ns. Wird als D-Flipflop ein 74ALS74 verwendet, beträgt die MTBF weniger als sechs Minuten. Bei einem 74AS74 jedoch 10^19 Jahre. (Als Vergleich dazu, der Kosmos hat ein Alter von etwa 20*10^9 Jahren.)
Man kann der Auswirkung des metastabilen Zustandes um viele Zehnerpotenzen begegnen, in dem man eine Schaltung mit Doppelsynchronisation realisiert. Das ist nichts anderes, als ein zweibitiges serielles Schieberegister. Man muß sich dabei aber im Klaren sein, daß die Verzögerungszeit immer eine Taktperiode des Systemtaktes beträgt. Auf jedenfall hat TEXAS-INSTRUMENTS bereits ein fertiges Produkt anzubieten. Es ist der 74AS4374. Dem pfiffigen Schaltungstechniker fällt natürlich sofort die Zahl 374 auf und assoziiert sie mit dem ihm bekannten 74xx374. Das ist auch richtig. Der einzige Unterschied: Der neue Baustein ist bei jedem Bit um ein zusätzliches D-Flipflop erweitert.
Systemverhalten
Stromspitzen in CMOS-Logik
Stromspitzen entstehen durch die nicht unendlich große Flankensteilheit an den Gates der komplementären Ausgangs-MOS-Transistoren. Das hat zur Folge, daß für kurze Zeit beide Transistoren leiten. Die Höhe der Stromspitze richtet
sich nach der Geschwindigkeit der verwendeten CMOS-Logikfamilie und der Größe der Kanalwiderstände der beiden kurzzeitig gemeinsam leitenden Transistoren. Es tritt dabei nicht nur eine einmalige Stromspitze im ns-Bereich auf. Auf ihr folgt
ein Einschwingvorgang, der einige zehn ns andauern kann. Dies, als Folge eines parasitären Schwingkreises, der aus der Gate-Zuleitungsinduktivität und der Gatekapazität resultiert. CMOS-Bausteine sind in Bezug auf Stromspitzen kritischer,
als ihre bipolaren Konkurrenten.
Stromspitzen in bipolarer Logik
Unter Berücksichtigung von etwa gleich schnellen Logikbausteinen, sind die Amplituden der Stromspitzen nur etwa halb so groß wie bei CMOS. Daß in bipolaren Endstufen überhaupt Stromspitzen auftreten, hat damit zu tun, daß die
Sperrverzögerungszeit des öffnenden Transistors, kurzzeitig beide leiten läßt.
Maßnahme gegen Stromspitzen
Das ist das alte Lied vom möglichst induktionsfreien Kondensator! Je schneller die Logikfamilie, um so wichtiger ist es, daß man so nahe als möglich an die IC-Speiseanschlüsse den Abblockkondensator hinzufügt. Die Größe
der Kapazität des Kondensators ist weit weniger kritisch, als das eben Erwähnte und die Wahl des Kondensatortypes. Es kommen immer nur solche mit geringster Eigeninduktivität in Frage. Das sind keramische oder andere Arten von Chipkondensatoren
im Wert von etwa 100nF. Sind die ICs nahe zusammen, kann man ein Chipkondensator pro zwei IC einsetzen. In allen andern Fällen und bei Bustreiberschaltungen generell, gilt
immer: Jedem IC seinen Abblockkondensator! Dieser Kondensator muß während der Stromspitze die Speisung für das IC aufrecht erhalten. Ist aber seine Eigen- und die Zuleitungsinduktivität zwischen Kondensator und den IC-Speiseanschlüssen
zu hoch, geht die Energie auf dem Weg zum IC verloren.
Störabstand der unterschiedlichen Logikfamilien
| typisch bei Verwendung nur einer Familie | worst case... |
... bei Beschaltung der Ein- und Ausgänge mit ... |
|||
|---|---|---|---|---|---|
| AC | | |
|||
| HC | | |
|||
| HCT, ACT | | |
|||
| ALS, F, AS | | |
|||
| BCT, ABT | | |
Einfluß von zu langsamen Flanken auf ein Gatter
Die Induktivitäten der Versorgungsspannungszuführung ergeben mit der Leitungskapazität am Ausgang eines Gatters einen Schwingkreis. Dieser wird beim Schalten des Ausganges angeregt. Seine Spannung überlagert sich IC-intern dem Eingangssignal.
Dies führt bei zu langsamen Flanken des Eingangssignales zum Oszillieren des Ausgangssignales. Merke: In einem guten Design haben alle Signale Anstiegs- und Abfallzeiten von weniger als 20ns! Falls dies nicht möglich ist, sind spezielle Treiber
oder Gatter mit eingebauten Hysteresen zwischenzuschalten. Siehe auch ACL-Eingangsstufe mit Hysterse.
Einfluß von zu langsamen Flanken auf ein Flipflop
Beim Schalten der Ausgänge erzeugen die Ströme in den induktiven Spannungszuführungen im Schaltkreis Spannungsabfälle, die sich dem Taktsignal überlagern. Geschieht dies, wenn das Eingangssignal relativ langsam den Eingangsschaltpegel
durchschreitet, wird dieser Schaltpegel mehrmals durchfahren. Folge: Das Flipflop schaltet mehrmals und wirkt anstelle eines Frequenzteilers als ungewollter "Frequenzmultiplizierer".
Langsame Flanken in synchronen Systeme
Oben war schon von metastabilen Zuständen die Rede. Dort wird die elegante Lösung zur Vermeidung dessen Auswirkung, mittels einer Doppelsynchronisation erläutert. Eine solche Doppelsynchronisation ist nichts anderes
als ein zweibitiges Schieberegister. Was geschieht, wenn eine solche Synchronisationsschaltung zu langsame Taktflanken erhält? Auf Grund unterschiedlicher Schwellspannungen schalten die beiden Flipflops bei zu langsamen Taktflanken zu verschiedenen
Zeiten. Damit ist die Schieberegisterfunktion gestört. Merke: In solchen Schaltungen müssen die taktwirksamen Flanken eine Anstiegs- bzw. Abfallzeit von weniger als 10ns haben.
Einfluß von offenen Eingängen bei bipolaren Eingangsstufen
In der Steinzeit der digitalen Bausteinfamilien, als die Standard-TTLs noch das Sagen hatten, herrschte bei vielen Schaltungsentwicklern die Meinung, daß offene Eingänge gleichbedeutend seien, wie wenn sie mit logisch High verbunden wären. Betrachtet man die Eingangsstufe einer TTL-Schaltung, könnte man tatsächlich annehmen, daß der Highpegel bei offenem Eingang definiert ist. Dies ist DC-mäßig betrachtet auch der Fall, jedoch mit stark reduziertem Störabstand. Dies kann sich störend auswirken, wenn nahe am Lötauge des offenen Anschlusses eine Leiterbahn mit steilflankigen Signalen vorbeiführt. Ganz besonders gilt dieses Störrisiko bei moderneren TTL-Bausteinen mit höheren Eingangsimpedanzen und steileren Signalflanken an den Ausgängen.
Dieses Thema ist besonders aktuell, weil wir es heute mit sehr schnellen bipolaren Bausteinen zu tun haben. Dieselben Überlegungen gelten natürlich auch bei BiCMOS-Bausteinen, weil diese bipolare Eingangsstufen haben. Bei CMOS-Eingangsstufen sind
offene Eingänge ohnehin bekanntermaßen tabu.
Störungen durch steile Flanken bei Mischung von Logikfamilien
Werden unterschiedliche Logikfamilien miteinander verkoppelt, ist stets Vorsicht geboten. Der Fall, in dem TTL-Systeme ihre Signale zu HCMOS-Systemen senden, wurde im Abschnitt Einsatz von HCT-Logik bereits erläutert. Ein weiteres Problem besteht, wenn schnelle CMOS-Schaltungen wie ACMOS (Advanced-CMOS) bipolare Schaltungen wie LS-TTL steuern.
Ein Beispiel: Ein ACMOS-Buffer hat an den Busausgängen logisch High. Dieser Bus ist mit einem Widerstandsnetzwerk gegen Reflexionen geschützt. Wenn der Bus in den Tristate-Zustand geschaltet wird, ist auch bei Umschaltung auf einen anderen Buffer, der Bus kurzzeitig auf einem Potential, das durch das Widerstandsnetzwerk erzeugt wird. Das sind etwa 3 VDC. Der negative Spannungssprung von 5V auf 3V überträgt sich über die parasitäre Kapazität der Eingangsschottkydiode der nachfolgenden LS-TTL-Schaltung. Dies führt zur falschen Reaktion dieser Empfängerschaltung.
Abhilfe: Es müssen ALS-TTL- statt LS-TTL-Bausteine eingesetzt werden. Bei diesen sind die parasitären Kapazitäten weitaus geringer.
Signalübertragung in der Praxis
Es würde den Rahmen dieses Berichtes überschreiten, im Einzelnen auf diesen Teil des Seminars einzugehen. Es wäre auch nicht sinnvoll, da für dessen Verständnis viele Diagramme und Oszilloskopbilder aus den Seminarunterlagen betrachtet werden müssen. Die Themen in Stichworten:- Signalverzerrungen durch Leitungen.
- Etwas Leitungstheorie.
- Die wichtigsten Leitungsimpedanzen. (Einzeldraht, Verdrillte Leitung, Flachbahnkabel, Koaxialkabel, Busleitung, Leiterbahn)
- Signalformen bei Leitungs- und kapazitiver Last.
- Bestimmung von Leitungsreflexionen (Wellenform bei Leitungsreflexionen. Das Lattice-Diagramm. Bergeronverfahren: Praktisches Beispiel. Sonderfälle.)
- Einfache Methode zur Messung von Leitungsimpedanzen mittels steilen Impulsgenerator und schnellem Oszilloskop.
- Übersprechproblem in Zusammenhang mit den Leitungsimpedanzen der Leiterbahnen auf der Leiterplatte.
- Auslegung von Busleitungen.
- Eingangsschutzschaltungen. Spezieller neuer Spannungsbegrenzer TL7726 wird vorgestellt. Aktive Ausgangsschutzschaltungen.
- Abschlußwiderstände: Regeln in der Anwendung schneller digitalen Schaltungen. Bustreiberschaltungen.
- Abschlußwiderstände von Tristate-Bussen in CMOS-Systemen: Eingänge müssen stets auf definiertem Pegel liegen. Floaten ist nicht erlaubt! Pull-Up-Widerstände verbrauchen in CMOS-Systemen unverhältnismäßig viel Leistung. Aktive Bus Abschlüsse verbrauchen praktisch keine Leistung und sorgen für definierten Logikpegel. Der Trick: Mit Hilfe eines nichtinvertierenden Bustreibers werden die Ausgänge über Widerstände (10k bis 100k) auf den Bus zurückgeführt. ACHTUNG: Diese Maßnahme verhindert keine Leitungsreflexionen!
- Der Bus-Holder SN74ACT107x. Diese Bausteine stellen in CMOS-Bussystemen definierte Logikpegel sicher, wenn alle Bustreiber inaktiv sind (Tristate). Zusätzliche interne Klammerdioden begrenzen durch Leitungsreflexionen verursachte Über- und Unterschwinger.
- Schwingungen bei undefinierten Buspegeln in CMOS-Systemen.
- Buskonflikte.
- Schlechte und richtige Taktverteilung auf der Leiterplatte. Takttreiberschaltkreise: Taktverteilung für große Systeme mit geringen Laufzeittoleranzen.
- Bus-Treiber für Future-Bus: Future-Bus und BTL (Backplane Tranceiver Logic).
- Geschwindigkeitsvergleich verschiedener Buskonzepte.
LVT (Low Voltage Technology)
In der Morgendämmerung der digitalen Bausteinfamilien (1961) wurde die Widerstands-Transistor-Logik (RTL) mit einer Spannung von 3.6V gespeist. In der Folgezeit, als die TTLs (nach 1970) und CMOS (nach 1980) die digitale Welt eroberten, wurde die Betriebsspannung einheitlich auf 5V festgesetzt. Einzige Ausnahme bildet die störarme CMOS-Logik der 4000er- bzw. 14000er-Serie. Wie sieht es mit der Versorgungsspannung zukünftiger digitaler Systeme aus? Es geht mit der Betriebsspannung wieder runter. Diesmal auf 3.3V, 3.0V und teilweise sogar auf 2.7V.
Hersteller hochdichter ICs wie RAMS mit Speicherdichten bis zu 16 Mbyte produzieren ihre ICs mit einer Betriebsspannung von 3.3V oder weniger. Jedoch auch andere Gruppen logischer Komponenten mit einer Speisespannung von 3.3VDC sind bei Herstellern von Workstations, High-End-Desktop-PCs, Motherboardsystemen, und batteriegespeisten Systemen wie Laptops zunehmend gefragt. Der Grund für die reduzierten Betriebsspannung liegt in der niedrigeren Leistungsaufnahme. Vergleichen wir als Beispiel zwei Bustreiber-ICs. Beide haben BiCMOS-Struktur. Der eine gehört zur ABT-, der andere zur niedervoltigen LVT-Familie. Bei beiden Bustreibern werden alle acht Eingänge mit einer Frequenz von 50MHz getaktet. Der ABT-Bustreiber, der mit 5VDC gespeist wird, verbraucht 1100mW, sein sparsamerer LVT-Konkurrent jedoch nur 400mW.
TEXAS INSTRUMENTS bietet eine Reihe Buffer- und Busbausteine dieser neuen LVT-Familie an. Sie ermöglichen dem Schaltungsentwickler u. a., in 5V realisierte Logikblöcke in einem System mit 3.3V (z.B. Laptop-PC) zu betreiben.