PLL-Frequenzsynthesizer mit digitalem Potentiometer
Vorwort
In Wirklichkeit überschreitet der vorliegende Artikel den Umfang eines
Elektronik-Minikurses bei Weitem. Diesen Artikel veröffentlichte ich
ursprünglich in der Dezemberausgabe der schweizerischen
Elektronikerfachzeitschrift ELEKTRONIKER im Jahre 1992. Diese
Zeitschrift nennt sich heute MEGALINK. Die Redaktion der MEGALINK
erklärte mir, dass das Urheberrecht nach wie vor bei mir liegt und somit
einer weiteren Veröffentlichung im Elektronik-Kompendium nichts
im Wege steht. Damit erreicht dieser Artikel einen wesentlich grösseren
interessierten Leserkreis als damals. Der Text ist nicht der redigierte
der ELEKTRONIKER-Redaktion, weil dieser in elektronischer Form nicht
mehr erhältlich ist. Es ist daher mein "Urtext" der kaum vollständig
fehlerfrei sein wird. Aber das wissen die Leser meiner
Elektronik-Minikurse schon längst und haben sich damit arrangiert. :-)
Es ist mir klar, dass Teile der Schaltung heute auch anders mit
Controllern realisiert werden können. Es ist daher jedem Leser
freigestellt, diejenigen Informationen aus diesem Artikel zu entnehmen,
die für ihn interessant oder nützlich sind. Auf jedenfall empfehlenswert
und interessant ist das Thema Loop-Tiefpassfilter!
Diese Veröffentlichung im Elektronik-Kompendium erfolgt auch auf
Anregung von Patrick Schnabel. Er meint, dass es interessant wäre meinen
bisher veröffentlichten Artikel zu einem Spezialproblem betreffs der
PLL-ICs CD4046B und MC14046B mit einem grundlegenden PLL-Kurs mit einer
praktischen Anwendung zu ergänzen. Genau dies erfolgt mit diesem
Beitrag.
Für die Interessenten des oben angedeuteten Problems, sei hier noch der
Link angegeben:
Einleitung, - etwas angepasst an die Gegenwart
Es ist mir klar, dass Teile der Schaltung heute auch anders mit Controllern realisiert werden können. Es ist daher jedem Leser freigestellt, diejenigen Informationen aus diesem Artikel zu entnehmen, die für ihn interessant oder nützlich sind. Auf jedenfall empfehlenswert und interessant ist das Thema Loop-Tiefpassfilter!
Diese Veröffentlichung im Elektronik-Kompendium erfolgt auch auf Anregung von Patrick Schnabel. Er meint, dass es interessant wäre meinen bisher veröffentlichten Artikel zu einem Spezialproblem betreffs der PLL-ICs CD4046B und MC14046B mit einem grundlegenden PLL-Kurs mit einer praktischen Anwendung zu ergänzen. Genau dies erfolgt mit diesem Beitrag.
Für die Interessenten des oben angedeuteten Problems, sei hier noch der Link angegeben:
Digitale Potentiometer sind moderne elektromechanische
Frontplatten-Bedienelemente, die heute vielseitig eingesetzt werden,
so auch hier zur Einstellung der erwünschten Frequenz am Ausgang der
Schaltung. Zentraler Baustein dieses PLL-Frequenzsynthesizers ist der
MC145151-2 von Motorola.
Im Juni 2006 habe ich recherchiert ob der MC145151 und die ganze Serie
MC145xxx überhaupt noch produziert werden. Dies ist leider seit
September 2005 nicht mehr der Fall. Man erklärte mir, dass so gut wie
alle heute produzierten PLL-ICs nur noch seriell und nicht mehr
parallel angesteuert werden. Ich bedauere diese Realität, aber ein
Redesign der Schaltung in Bild 4, nur gerade für diesen
Elektronik-Minikurs, wäre zu aufwändig.
In diesem Fall dient der vorliegende Kurs in erster Linie zum
Erlernen wie eine digitale PLL-Schaltung praktisch funktioniert. Es
ist dem Leser selbstverständlich freigestellt andere
Frequenzteiler-ICs, Phasendiskriminator- und VCO-ICs einzusetzen und
auch ein ganz anderer Frequenzbereich zu realisieren. Die
Verwendung des Synthesizer-ICs MC145151-2 von Motorola mit
integriertem Referenzfrequenz-, Feedbackfrequenzteiler, Phasen- und
Lockdetektor, erlaubte den Gesamtaufwand der Schaltung im Verhältnis zu
ihren Eigenschaften gering zu halten. Die Schaltungsbeschreibung
richtet sich an den Praktiker, der mit komplizierter Mathematik eher
wenig vertraut ist. Sie zeigt ihm aber trotzdem einen Weg einen
brauchbaren und stabilen Frequenzsynthesizer zu bauen. Wer eine gute
Synthese von Theorie und Praxis haben möchte, empfehle ich [6].
Inhalt
-
1. Zur Einleitung das Blockschema
2. Das digitale Potentiometer
3. Steuerung und Synthesizer
-
3.1 Der Beschleuniger
3.2 Auto-Reset
3.3 Sicherung der eingestellten Frequenz
3.4 Der PLL-Frequenz-Synthesizer
3.5 Das Loop-Tiefpassfilter
-
3.51 Experimentieren erwünscht
4. Der Dekadenteiler
5. Auch Computer sind erwünscht
6. Technische Daten
7. Literaturverzeichnis
1. Zur Einleitung das Blockschema
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Die Blockschaltung zeigt die Funktionsaufteilung in die Steuerung mit den beiden Bedienungselementen DP und S1, den Sythesizer und den Dekadenteiler. |
Bild 1 zeigt das Blockschema, welches in drei Funktionen aufgeteilt ist.
Die Steuerung, welche im Bild 3a weiter detailliert ist, verarbeitet die
Eingangssignale des digitalen Potentiometer DP und des Schalter/Taster
S1. S1 arbeitet in der einen Richtung als Schalter (OFF) und in der
anderen Richtung als Taster (RES). Eine rasche Drehung am digitalen
Potentiometer DP bewirkt eine beschleunigte Änderung der
Synthesizerfrequenz (f-vco) innerhalb der selben Dekade.
Die Steuerung erzeugt drei Signale welche für den Synthesizer notwendig
sind: Mit "Up/Down" und "Clock" wird die Synthesizerfrequenz f-vco rauf-
und runtergesteuert. "Load" setzt f-vco, welche detailliert in Bild 4
dargestellt ist, auf einen mittels Jumper einstellbaren Initialwert. Die
Synthesizerfrequenz f-vco mit einem Bereich von einer Dekade, steuert
einen sechsstufigen Dekadenteiler, welcher detailliert in Bild 6 gezeigt
wird. Dieser Dekadenteiler wird vorzugsweise mittels siebenpoligem
Drehschalter bedient. Am Ausgang des Dekadenteilers (Clock-Out) steht,
entsprechend vorliegender Dimensionierung, eine Taktfrequenz im Bereich
von 0.5 Hz bis 5 MHz zur Verfügung.
2. Das digitale Potentiometer
2.1 Anstelle von Kippschaltern
Ein digitales Potentiometer ist die bessere Alternative zu einer mit
Kipptastern ausgeführten Up/Down-Steuerung eines digitalen Zählwerkes
oder auch eines Mikroprozessorsystems. Besser deshalb, weil der
Feinabgleich mittels Anpassung der Drehgeschwindigkeit leichter möglich
ist. Mit Kipptasterschaltungen ist man meist rasch "aus dem Ziel"
heraus. Frustrationen des Anwenders sind die Folgen.
Bei den digitalen Potentiometern handelt es sich im Prinzip um
Drehschalter ohne Endanschlag. Beim Drehen der Achse werden zwei
Kontakte fortlaufend betätigt. Die Kontakte sind dabei so angeordnet,
dass sie gegeneinander phasenverschoben sind. Aus der Phasenlage erkennt
die nachfolgende digitale Schaltung die Drehrichtung. Es gibt
verschiedene Ausführungen von digitale Potentiometern: Eine Auswahl
unterschiedlicher Anzahl Perioden pro Umdrehung, solche mit mechanischen
Kontakten und solche mit Gabellichtschranken und Lochrad. Wenn man sich
die Speisung der LED einer Gabellichtschranke, wegen dem zusätzlichen
Strombedarf leisten kann (kein Batteriebetrieb), empfiehlt sich diese
Version, weil die mechanische Kontaktabnutzung ausbleibt und eine
Entprellung entfällt.
Im Falle einer Mikroprozessorsteuerung, in der ein Minimum an
Komponenten gefordert wird, entsteht jedoch der Nachteil, dass die
Ausgangssignale der Fototransistoren zusätzlich mittels
Schmitttrigger-ICs TTL-, bzw. CMOS-gerecht anzupassen sind. Das Problem
der Entprellung bei Verwendung von digitalen Potentiometern mit
mechanischen Kontakten stellt sich aber hier nicht, da diese
softwaremässig bewerkstelligt werden kann. Trotzdem, mechanische
Kontakte nützen sich ab.
2.2 Potentiometer mit Gabellichtschaltern
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Dieses Bild zeigt, wie das verwendete digitale Potentiometer grundsätzlich verwendet funktioniert. |
Bild 2 zeigt symbolisch den prinzipiellen Aufbau des digitalen Potentiometer RES20-50-200 [1], welches in der vorliegenden Applikation zur Anwendung kommt. Als Sender dient eine Leuchtdiode, als Empfänger zwei Phototransistoren. Die Löcher in der Drehscheibe sind so angeordnet, dass das Öffnen oder Schliessen der beiden Fototransistoren um 90 Grad phasenverschoben ist. Dies wird durch die Darstellung der Lichtstrahlen, der Drehscheibe und mit dem Impulsdiagramm in Bild 2 verdeutlicht. Die beiden Kollektoren der Phototransistoren PT1 und PT2 sind intern mit der Anode der Leuchtdiode verbunden. Als Ausgangsschaltung kommt daher nur das Emitterfolgerprinzip in Frage.
2.3 Wahl der Emitterwiderstände
Das Datenblatt des Lieferanten [1] des digitalen Potentiometers gibt an,
dass der Emitterwiderstand Re maximal 5 k-Ohm betragen sollte und die
minimale Ausgangsamplitude 2 Vpp beträgt. Um etwas mehr Gewissheit zu
erlangen, untersuchte ich zwei Exemplare des genannten Produktes. Die
Messungen an beiden digitalen Potentiometern ergaben übereinstimmende
Werte. Für Leser, die auch an einem anderweitigen Einsatz des digitalen
Potentiometers interessiert sind, mögen folgende Angaben eine weitere
Hilfe sein. Wählt man Re = 5 k-Ohm, ergab sich in beiden Fällen eine
Amplitude von 4 Vpp, so dass für eine Amplitude von 2 Vpp (bei beiden
Exemplaren überprüft) Re auf 2.5 k-Ohm reduziert wurde. Allerdings wies
die Messung des Tastverhältnisses beider Signale A und B bei schneller
Bewegung des Drehknopfes eine signifikante Abweichung von 50% auf.
Anderseits konnte Re auf 15 k-Ohm erhöht werden, bis eine deutliche
Verschlechterung der Flankensteilheit der fallenden Flanke, bei
ebenfalls schneller Drehbewegung, auftrat. Der Test zeigte, dass der
Wert von 5k-Ohm nicht Maximal-, sondern Optimalwert ist. Es ergab sich
einen brauchbaren Wertebereich von 4 k-Ohm bis 8 k-Ohm. In der Schaltung
in Bild 3a wird ein Wert von 5.6 k-Ohm eingesetzt.
Ob am Ausgang des digitalen Potentiometers DP nur eine Amplitude von 2
Vpp, oder eben wie gemessen 4 Vpp erwartet werden kann, entscheidet über
die Massnahme, wie die Flankensteilheit für die folgenden
Logikschaltkreise zu formieren ist. Es gibt bei Schaltkreisfamilien
verschiedene Inverter und Gatter mit Schmitt-Trigger-Funktionen. Zu
erwähnen sind bei der HCMOS-, bzw. HCTMOS-Familie sind die Bausteine
74HC14, 74HCT14, 74HC132 und 74HCT132. Bei einer Amplitude von 4 Vpp
dürfen sowohl HC-Typen als auch HCT-Typen verwendet werden. Mit den
HCT-Typen ist man jedoch eher auf der sicheren Seite, da ihre
Triggerschwellen niedriger sind, weil diese den TTL-Ausgangspegeln
angepasst sind.
3. Steuerung und Synthesizer
Zum folgenden Text gehören die vier Bilder 3a bis 3d. Man muss abwechslungsweise das Schema in Bild 3a und die zugehörigen Diagramme 3c bis 3d betrachten. Es empfiehlt sich daher gleichzeitig mit einem zweiten Fenster des benutzten Internetbrowsers nur gerade diese Bilder anzuzeigen, welche gleich untereinander erfolgen. Im andern Fenster liest man den Text.
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In dieser Schaltung wird die Arbeitsweise der Impulsaufbereitung, der Beschleunigung und des Auto-Reset ersichtlich. |
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Dieses Diagramm zeigt die Wirkung des digitalen Potentiometers DP nach der Impulsaufbereitung, jedoch ohne Beschleunigung mit Drehrichtung im Uhrzeigersinn. Siehe auch Bild 3a. |
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Wie Bild 3b mit dem Unterschied, dass die Drehrichtung des digitalen Potentiometers DP im Gegenuhrzeiger erfolgt. Man vergleiche mit Bild 3b. |
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Wie Bild 3b, jedoch mit dem Unterschied der erhöhten Drehgeschwindigkeit am Knopf des digitalen Potentiometers DP. Man beachte das Clocksignal g für den 14-Bit-Zähler, das nun eine Vielzahl von Clockimpulsen pro Impuls des digitalen Potentiometers enthält. |
Bild 3a zeigt die nachfolgend besprochene Schaltung. Das mit 5 VDC
betriebene digitale Potentiometer DP sendet seine beiden
phasenverschobenen Signale A und B zu den Schmitt-Trigger-Invertern
IC:A1,A2. Bild 3b illustriert die Signale a bis g, welche zum
Verständnis der Steuerung beitragen und an den in Bild 3a bezeichneten
Punkten gemessen sind.
Das digitale Potentiometer dreht sich im Uhrzeigersinn. Signal b, der
flankenformierte und invertierte Ausgang B des digitalen Potentiometer
DP, wirkt als Up/Down-Umschalter beim 14-Bit-Zähler IC:E-H in Bild 4.
Bild 4 zeigt die gesamte Synthesizerschaltung. Details folgen später.
Aus Signal a, dem flankenformierten und invertierten Ausgang A (DP),
wird mit dem C1-R1-Differenzierglied und der folgenden
Schmitt-Trigger-Stufe IC:A3, der kurze Impuls c von etwa 1µs Breite
erzeugt. Dieser steuert mit seiner fallenden Flanke einerseits die
beiden Monoflopps IC:C1,C2 und anderseits mit seiner postiven Flanke
über die NAND-Gatter IC:B2,B3 den Takteingang des 14-Bit-Zählers. Bild
3b zeigt, dass durch die Phasenverschiebung von 90 Grad des Signales B
gegenüber Signal A das Taktsignal g immer bei logischem Low-Pegel von b
(Up/Down) erfolgt. Eine Drehung im Uhrzeigersinn bewirkt deshalb
Aufwärtszählung des 14-Bit-Zählers.
Bild 3c zeigt annähernd das selbe Impulsdiagramm. Der einzige
Unterschied ist, dass das digitale Potentiometer im Gegen-Uhrzeigersinn
gedreht wird. Der Taktimpuls g erfolgt jetzt bei logischem High-Pegel
von b (Up/Down), was die Abwärtszählung des 14-Bit- Zählers bewirkt.
3.1 Der Beschleuniger
Betrachten wir nun die beiden Bilder 3b und 3d. In bezug auf die
Drehrichtung des digitalen Potentiometers DP sind sich beide Bilder
identisch. Der Unterschied zeigt sich in der nun höheren
Drehgeschwindigkeit des digitalen Potentiometers DP. Der Beschleuniger
wird aktiv, so dass sich der Synthesizer rascher in einen andern
Frequenzbereich innerhalb der selben Frequenzdekade bewegt.
Selbstverständlich funktioniert der Beschleuniger auch bei Drehung im
Gegen-Uhrzeigersinn.
Bevor die Beschleunigung einsetzt, triggert die fallende Flanke von
Signal c nur Monoflopp IC:C1. Monoflopp IC:C2 ist gesperrt, da der den
Clear-Eingang CD des IC:C2 steuernde Q-Ausgang von IC:C1 (Signal d) bei
der Triggerung noch LOW-Pegel hat. Erfolgt nun ein weiterer Impuls auf
Leitung c innerhalb der Impulsbreite von Monoflopp IC:C1, wird neben der
Retriggerung von IC:C1 auch das Monoflopp IC:C2 getriggert, weil sein
Cleareingang mit logisch High inaktiv ist. Der Ausgangsimpuls von
Monoflopp IC:C2, Leitung e, schaltet während der Dauer seiner
Impulsbreite den Taktoszillator IC:B1 ein. Der so erzeugte Burst wird
über die beiden NAND-Gatter IC:B2,B3 zum Takteingang des 14-Bit-Zählers
übertragen (Leitung g). Die beschleunigte Zählung dieses Counters
besteht darin, dass pro Taktereignis des digitalen Potentiometers DP
eine Vielzahl von Taktimpulsen ensteht. Die Beschleunigungswirkung ist
von der Frequenz des Taktoszillators IC:B1 und von der Impulsbreite des
Monoflopps IC:C2 abhängig. Durch Ändern eines dieser beiden Werte kann
man die Beschleunigungswirkung eigenen Bedürfnissen anpassen. Durch
Verändern der Impulsbreite des Monoflops mit der längeren Impulsbreite
IC:C1 kann man einstellen, bei welcher Drehgeschwindigkeit des digitalen
Potentiometers DP die Beschleunigung einsetzen soll.
3.2 Auto-Reset
Bild 3a zeigt auch die Auto-Reset-Schaltung. Sie wird beim Einschalten der Betriebsspannung oder nach einem Betriebsspannungsunterbruch aktiv. Der Ausgang von IC:D steuert mit seinem aktiven Low-Pegel den Load- Eingang des 14-Bit-Zählers und lädt ihn auf einen mittels Jumper oder 14poligem DIL-Schalter (Mäuseklavier) voreingestellten Wert (Bild 4). Derselbe Ladevorgang wird auch ausgelöst, wenn der Schalter/Taster S1 in Richtung RES (Reset) getastet wird.
3.3 Sicherung der eingestellten Frequenz
Wie bereits erwähnt, arbeitet Schalter/Taster S1 in der einen Richtung als Taster (RES) und in der andern Richtung als Schalter (OFF). Die Funktion von RES wurde bereits erläutert. OFF bedeutet, dass das digitale Potentiometer DP inaktiv ist. Das hat folgenden praktischen Grund: Die Schalterstellung OFF bewirkt, dass sich beim unbeabsichtigten Berühren des Drehknopfes des digitalen Potentiometers DP die Synthesizerfrequenz nicht verstellt.
3.4 Der PLL-Frequenz-Synthesizer
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Dieses Schema zeigt den Aufbau des Frequenzsynthesizers, bestehend aus Referenzfrequenz-Quarzoszillator, PLL-Baustein mit integriertem Referenzfrequenz- und Feedbackfrequenzteiler, Loop-Tiefpassfilter und VCO. Der 14-Bit-Zähler steuert die VCO-Frequenz über den im PLL-Baustein integrierten Feedbackfrequenzteiler. |
Die amerikanische Firma Motorola stellt(e) eine ganze Palette
integrierter PLL-Frequenz-Synthesizer mit eingebauten programmierbaren
Referenzfrequenz- und Feedbackfrequenzteilern her. Es handelt sich dabei
um die Produkteserie MC1451xx. Die verschiedenen Typen unterscheiden
sich hauptsächlich in den Teilerschaltungen und in der Art, wie diese
gesteuert bzw. mit Zahlenwerten geladen werden. Den
Referenzfrequenzteilern vorgeschaltet ist jeweils eine Verstärkerstufe,
die eine direkte Quarzbeschaltung ermöglicht. Die Ausgänge des Referenz-
und Feedbackfrequenzteilers führen zum Phasen- und Lockdetektor. Der
grosse Vorteil dieser preiswerten Bausteine ist leicht zu erkennen: Man
kann sich den Aufbau einer programmierbaren und synchronen (gut
funktionierenden) Feedbackfrequenzteilerschaltung ersparen. Mehr über
diese in CMOS-Technik realisierten ICs erfahren Sie in [2] Kapitel 6.
Bild 4 zeigt die gesamte Synthesizerschaltung. Beginnen wir mit der
Referenzfrequenz. Wie bereits angedeutet, ist es möglich den PLL-
Frequenz-Synthesizer IC:K direkt mit einem Quarz, zusätzlichem Trimm-
und Chipkondensator, zu betreiben. Da es heute jedoch preiswerte
integrierte Quarzoszillatoren im achtpoligen DIL-Gehäuse gibt (zu ca. 10
Franken), wurde hier ein solcher eingesetzt. Der Typ EXO-3 von Kinseki
mit einer Grundfrequenz von 16.348 MHz ist der verwendete Typ, und ist
erhätlich von [3]. Der mitintegrierte Frequenzteiler ist mit drei
Anschlüssen im Bereich von 1:2 bis 1:256 programmierbar. Der IC hat zwei
Ausgänge, die gepufferte Referenzfrequenz und die geteilte Frequenz. Für
weitere Informationen besorge man sich das Datenblatt. Was allerdings
dort nicht steht, ist die relativ hohe Latchup-Empfindlichkeit des
EXO-3. Eine einfache und wirksame Abhilfe schafft der Vorwiderstand R2
in der Speiseleitung. Dieser verhindert, dass bei einer Latchup-Reizung
der parasitäre Thyristor zündet. Damit jedoch der Quarzoszillator stabil
arbeitet, muss dessen Speisung mit C2 abgeblockt werden.
IC:K erhält an seinem Eingang OSC-IN eine quarzstabile Frequenz von
4.096 MHz. Diese Frequenz wird mittels IC:K-integriertem
Referenzfrequenzteiler durch 8192 geteilt, das am entsprechenden Eingang
des ebenfalls IC:K- internen Phasendetektors eine Referenzfrequenz von
500 Hz ergibt. Der Wert von 8192 ergibt sich durch die Eingänge RA0 bis
RA2 beim IC:K, welche auf logisch High gelegt sind. Auf den Ausgang des
Phasendetektors PD-OUT erfolgt wie gewohnt das Loop-Tiefpassfilter,
welches den VCO des IC:L steuert. Der Frequenzausgang des VCO (f-vco)
führt nun zurück zum Feedback-Frequenzteiler des
PLL-Frequenz-Synthesizers IC:K (fin). Im Innern des IC:K führt der
Ausgang des Feedback- Frequenzteilers zum vergeichenden Eingang des
Phasendetektors. Damit ist der PLL-Regelkreis geschlossen. Die
resultierende Frequenz am Ausgang des VCO (f-vco) ergibt sich aus der
Multiplikation der Referenzfrequenz mit dem vom 14-Bit-Zähler
übertragenen Teilerwert zum Feedback- Frequenzteiler im (IC:K). Der
Ausgang LD (Lock-Detektor) des IC:K steuert über den NPN-Transistor T1
die Leuchtdiode "NOT-LOCKED". Diese leuchtet, wenn der PLL-Regelkreis
ausgerastet ist. Für den Anwender der vorliegenden Applikation ist es
zusätzlich nützlich, aus dem erwähnten Datenbuch [2] das Innenleben
dieses Bausteines zu studieren.
3.5 Das Loop-Tiefpassfilter
Über Loop-, oder Schlaufenfilter wie sie auf deutsch auch genannt
werden, gibt es reichlich Literatur mit mathematisch-theoretischen
Abhandlungen. Es gibt aber relativ wenig Literatur, die das Problem mehr
von der praktischen Seite her beschreibt und die theoretische ergänzt.
Dieses Kapitel soll ein Versuch in dieser Richtung sein und den Zweck
haben, dem PLL-Praktiker die Vorgänge im Einzelnen näher zu bringen. Es
geht bei den folgenden Erläuterungen auch darum, dem Hobbyelektroniker
zu zeigen, dass unter einer bestimmten Voraussetzung, der Bau eines
PLL-Frequenzsynthesizers recht einfach ist.
Vorausgesetzt die Frequenz des Synthesizers muss nicht ständig und
schnell verändert werden, darf man sich durchaus eine PLL-Einstellzeit
in der Grössenordnung von z.B. einer Sekunde leisten, dies bei einer
Frequenzänderung von einem zum andern Ende des PLL-Fangbereiches. Eine
relativ grosse PLL-Einstellzeit im Verhältnis zur Periodendauer des
Referenzsignales beim Phasendetektor ist die oben erwähnte, bestimmte
Voraussetzung.
Je grösser das Verhältnis zwischen der Referenzfrequenz am Ausgang des
Phasendetektors PD-OUT zur niedrigeren Grenzfrequenz des
Loop-Tiefpassfilters ist, die hauptsächlich durch R3 und C3 bestimmt
wird, um so unkritischer ist die Dimensionierung. Damit ist gemeint: Man
kann diese Filtergrenzfrequenz stark erhöhen, bis der PLL-Regelkreis
instabil wird. Dies gilt allerdings nur, wenn der Widerstand R4 stets im
selben Verhältnis zu R3 vorhanden ist und wie üblich bei
PLL-Loop-Tiefpassfiltern bewirkt, dass der Regelkreis überhaupt stabil
arbeiten kann. Ohne ihn würde der Regelkreis, bei welcher Einstellzeit
auch immer, nach einer Frequenzänderung zu stark periodisch einschwingen
oder gar nicht einschwingen. In diesem Fall oszilliert der Regelkreis
selbst. Das Verhältnis der beiden Widerstände R3 zu R4 bestimmt
letztlich die Dauer des Einschwingvorganges. Je kleiner dieses
Verhältnis ist, um so grösser ist die Dämpfung des Regelkreises und um
so kürzer ist auch die Einschwingdauer. Ein praktikables Verhältnis
liegt im Bereich von 10 bis 100.
-
Das Loop-Tiefpassfilter mit Extrakondensator, wozu?
-
Eine Minimierung unerwünschter Frequenzmodulation am Ausgang des VCO und
- ein sauberes unterkritisches Einschwingverhalten der PLL.
Der aufmerksame Betrachter des Loop-Tiefpassfilters hat aber schon längst den zusätzlichen Kondensator C4 entdeckt und überlegt sich, was denn wohl seine Funktion sei. Der Widerstand R4, welcher der Dämpfung des PLL-Regelkreises dient, hat einen unangenehmen Nebeneffekt: Über diesem Widerstand fällt eine Teilwechselspannung mit der Referenzfrequenz vom Ausgang PD-OUT des IC:K ab. Ohne C4 moduliert diese Wechselspannung die Frequenz des VCO. Man beachte dazu Bild 5, welches den Einschwingvorgang beim IC:K-internen Phasendetektor illustriert:
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Dieses Diagramm zeigt den PLL-Einschwingvorgang. In den Phasen 1 und 2 ist die Sollfrequenz (fvco zu niedrig. Sie erhöht sich. In der Phase 3 ist sie zu hoch. Phase 4 zeigt den eingeschwungenen Zustand. Die feinen stets verbleibenden Nadelimpulse sind je nach Korrekturrichtung positiv oder negativ. |
Im geregelten Zustand der PLL erzeugt PD-OUT Impulse mit sehr grossem
Tastverhältnis (Nadelimpulse). Dieses Signal, abgeschwächt über R4,
wirkt sich auf den VCO kaum noch frequenzmodulierend störend aus, da die
Impulsdauer zu kurz ist. Ändert man jedoch die VCO-Frequenz (f-vco) auch
nur geringfügig, reduziert sich das Tastverhältnis während des
Regelvorganges beträchtlich. Dies fruenzmoduliert den VCO, was eine
diskontinuierliche Frequenzänderung zur Folge hat. Auf dem Oszilloskop
macht sich dies durch eine unstabile Darstellung des
VCO-Rechtecksignales (f-vco) bemerkbar. Was kann gegen diese
Nebenwirkung, ohne Kompromiss mit der notwendigen Dämpfung mit R4, getan
werden? Ganz einfach, man unterdrückt die störende Teilwechselspannung
über R4 durch eine zusätzliche Tiefpassfilterung, deren Grenzfrequenz
wesentlich über der Grenzfrequenz des Loop-Tiefpassfilters,
hauptsächlich gegeben durch R3 und C3, liegt. Genau dies erreicht man
durch das Einfügen von C4. Mit C4 und R3 bestimmt man im Wesentlichen
die zweite höhere Grenzfrequenz dieses Filters. Diese sollte so tief
sein, dass die Frequenzmodulation auf dem Oszilloskopschirm bei
Frequenzänderung nicht mehr erkennbar ist. Sie muss aber anderseits so
hoch sein, dass die gewählte Dämpfung des PLL-Regelkreises nicht wieder
unnötig verschlechtert wird. Da das Verhältnis der Referenzfrequenz zur
erst genannten, also tieferen Filtergrenzfrequenz sehr gross gewählt
werden kann, hat man auch eine entsprechend grosszügige Wahl von C4. Mit
einem passiven Loop-Tiefpassfilter dieser Art schlägt man somit zwei
Fliegen mit einem Schlag:
3.51 Experimentieren erwünscht.
Wie lässt sich die Regelzeit und das Einschwingverhalten möglichst
einfach prüfen? Dies ist sehr einfach. IC:L stellt einen gepufferten
Ausgang des VCO-Einganges an Pin 10 (Dem.) zur Verfügung. Dieses
Demodulationssignal verbindet man dem Y-Eingang eines Oszilloskopes. Die
Zeit der Zeitablenkung stellt man auf einen Wert von etwa 100 oder 200
ms/div ein. Für eine ungefähre Prüfung genügt die Auto-Triggerung. Bei
gegebenem Startwert (Jumperreihe oder DIL-Schalter) erzeugt der VCO-
Ausgang VCO-OUT von IC:L eine Frequenz von 500 kHz (f-vco). Nun zieht
man den MSB-Jumper raus und tastet den Schalter/Taster S1 in Richtung
RES (Reset). Die Frequenz ändert sich nun mit einer Geschwindigkeit, die
mit dem Oszilloskop leicht verfolgt werden kann. Kurz vor dem Einrasten
der PLL ist noch der Einschwingvorgang zu beobachten. Die VCO-Frequenz
hat jetzt den Wert von 4.596 MHz. Danach steckt man den MSB-Jumper
wieder ein und betätigt S1 nochmals. Die VCO-Frequenz regelt nun mit
entsprechender Regelzeit und Einschwingdauer zurück auf den Wert von 500
kHz. Will man einen Regelvorgang auf einem Speicher-Oszilloskop
speichern, um ihn besser beobachten zu können, muss mit dem Resetsignal
S1 extern beim Oszilloskop getriggert werden.
Mit dieser einfachen Testmethode ist es nun leicht, die PLL-Einstellzeit
und den Einschwingvorgang, durch Variation der
Loop-Tiefpassfilterelemente R3, R4, C3 und C4, den eigenen Bedürfnissen
anzupassen. Man darf bei diesem Experiment selbstverständlich nicht
vergessen, dass die unerwünschte Frequenzmodulation genügend stark
unterdrückt bleibt, daher ist sporadisch auch die VCO-Frequenz (f- vco)
beim Regelvorgang auf dem Oszilloskop beobachten.
4. Der Dekadenteiler
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Der hier gezeigte sechsstufige Dekadenteiler erlaubt einen Synthesizerfrequenzbereich zwischen 0.5 Hz und 5 MHz. |
Bild 6 zeigt den Dekadenteiler. Dieser besteht aus den drei in Serie geschalteten Doppel-Dekadenteiler-ICs IC:M,N,O. Der direkte und die jeweils durch zehn geteilten Taktfrequenzen werden mittels zweier Tristatetreiber-ICs IC:P,Q und einem Drehschalter selektiert und dem Ausgang "Clock-Out" zugeführt.
5. Auch Computer sind erwünscht
Obwohl es sich um einen Stand-Alone-PLL-Frequenzsynthesizer handelt, ist es mit etwas zusätzlicher Hardware durchaus möglich, diesen zusätzlich mittels Computer zu steuern. Für die Synthesizerfrequenzsteuerung benötigt man den 14 Bit Parallelbus der Jumperreihe "Startwert" und den Load-Eingang zur Triggerung. Eine Schnittstelle mit einem 16 Bit Datenbus würde da kaum Probleme machen. Zur Programmierung der Frequenzdekade, benützt man die Anschlüsse des Drehschalters und schaltet zur Dekodierung ein 3-zu-8-Dekoder davor. Eine Umschaltung von Hand- auf Computersteuerung ermöglicht ermöglicht etwas zusätzliche Logik.
6. Technische Daten
Betriebsspannung: 5 Volt (± 5 %) Betriebsstrom (inkl. Digit. Potentiometer): 58 mA (f-vco = 5 MHz) 51 mA (f-vco = 0.5 MHz) Ausgangsfrequenzbereich des "Clock-Out"-Signales: Dekadenschalter Frequenzbereich ------------------------------------------ A 0.5 Hz ... 5 Hz B 5 Hz ... 50 Hz C 50 Hz ... 500 Hz D 500 Hz ... 5 kHz E 5 kHz ... 50 kHz F 50 kHz ... 500 kHz G 500 kHz ... 5 MHz Ausgangspegel des "Clock-Out": HC-MOS - Spezifikation Einstellung des Startwertes mit den Jumpern: Bit: 13 12 11 10 9 8 7 6 5 4 3 2 1 0 Wert: 0 0 0 0 1 1 1 1 1 0 1 0 0 0 Wert = 512 + 256 + 128 + 64 + 32 + 8 = 1000 Der Startwert von 1000 bedeutet, dass nach einem Reset die Synthesizerfrequenz 500 kHz beträgt. f-vco = f-ref * 1000 (f-ref = 500 Hz) Frequenzstabilität: ±100 ppm (EXO-3-Quarzoszillator -10°C ... +60°C)
Literaturverzeichnis
-
[1] Jaeger AG Bern: Digital-Potentiometer (Nachfragen oder alternatives
Produkt verwenden.)
[2] CMOS/NMOS SPECIAL FUNCTIONS DATA von Motorola (MC145151)
[3] EXO-3 - Datenblatt von KINSEKI Europe GmbH Vertretung: ALTRAC AG Dietlikon
[4] Datenblatt zu TL7705 von Texas Instruments oder/und Elektronischer Unterspannungswächter mit Auto-Reset-Funktion, einer meiner Elektronik-Minikurse.
[5] CMOS Logic Databook von National Semiconductor Corp. oder andere einschlägige Literatur für HCMOS-Bausteine der Familie 74HCxxxx.
[6] "Theorie und Anwendungen des Phase-locked Loops" von Roland Best
(ISBN: 3-85502-132-5) AT-Verlag, Aarau (Schweiz)